M

MLOG

Lietuvių

Atraskite FPGA programavimo pasaulį naudodamiesi mūsų išsamiu Verilog ir VHDL vadovu. Sužinokite apie aparatinės įrangos aprašymo kalbas, projektavimo metodikas ir pasaulines programas įvairiose pramonės šakose.

FPGA programavimas: išsamus Verilog ir VHDL vadovas

Lauke programuojami vartų masyvai (FPGA) yra universalios integruotos grandinės, kurias galima iš naujo konfigūruoti po pagaminimo. Dėl šio lankstumo jie yra būtini įvairioms reikmėms – nuo didelio našumo skaičiavimo ir telekomunikacijų iki automobilių ir aviacijos pramonės visame pasaulyje. FPGA programavimas labai priklauso nuo aparatinės įrangos aprašymo kalbų (HDL), o Verilog ir VHDL yra vyraujantys pasirinkimai. Šis vadovas pateikia išsamią FPGA programavimo apžvalgą naudojant šias dvi kalbas, skirtas tiek pradedantiesiems, tiek patyrusiems inžinieriams.

FPGA supratimas ir jų taikymas

FPGA siūlo didelį pranašumą prieš specialiosios paskirties integruotas grandines (ASIC) dėl jų perprogramavimo galimybės. Skirtingai nuo ASIC, kurie yra skirti konkrečiai funkcijai ir negali būti pakeisti po pagaminimo, FPGA gali būti pritaikyti įgyvendinti skirtingas skaitmenines grandines. Šis pritaikomumas yra labai svarbus sparčiai besikeičiančiose technologinėse aplinkose, kur reikalavimai dažnai keičiasi. Pavyzdžiui, apsvarstykite 5G ryšių sistemų kūrimą. FPGA leidžia greičiau kurti prototipus ir diegti pažangius signalų apdorojimo algoritmus, palyginti su tradiciniais ASIC kūrimo ciklais. Panašiai automobilių pramonėje FPGA naudojami pažangiose vairuotojo pagalbos sistemose (ADAS), kad būtų galima realiu laiku apdoroti jutiklių duomenis, užtikrinant saugumą ir efektyvumą.

FPGA taikymo sritys yra didžiulės ir nuolat auga:

Pagrindinių principų ir programavimo metodikų supratimas yra raktas į efektyvų FPGA galios panaudojimą. Tai prasideda nuo tvirto HDL pagrindo.

Verilog vs. VHDL: lyginamoji apžvalga

Verilog ir VHDL yra dvi pagrindinės HDL, naudojamos FPGA projektavimui ir programavimui. Abi kalbos yra skirtos apibūdinti skaitmeninių grandinių elgseną ir struktūrą. Tačiau jos skiriasi sintakse, filosofija ir bendruomenės palaikymu.

Verilog

Verilog yra aparatinės įrangos aprašymo kalba, iš pradžių sukurta 1984 m., o vėliau IEEE standartizuota kaip IEEE 1364. Verilog yra žinoma dėl savo glaustos sintaksės, primenančios C programavimo kalbą. Dėl šio panašumo inžinieriams, turintiems programinės įrangos patirties, dažnai lengviau išmokti ir naudoti Verilog. Ji pabrėžia naudojimo paprastumą ir siūlo palyginti paprastą požiūrį į aparatinės įrangos aprašymą. Kalba turi didelę vartotojų bazę, o internete yra daug išteklių, todėl lengviau rasti atsakymus į savo klausimus. Pagrindiniai FPGA pardavėjai, tokie kaip Xilinx ir Intel, teikia išsamius įrankius ir bibliotekas, skirtas palaikyti Verilog pagrįstus projektus.

VHDL

VHDL (VHSIC aparatinės įrangos aprašymo kalba) buvo sukurta devintojo dešimtmečio pradžioje JAV gynybos departamento iniciatyva, o vėliau IEEE standartizuota kaip IEEE 1076. VHDL yra stipriai tipizuota kalba su formalesne ir struktūriškesne sintakse, palyginti su Verilog. Ji siūlo tvirtas projektų tikrinimo funkcijas ir tvirtą palaikymą modeliavimui ir sintezei. VHDL dėmesys griežtiems projektavimo principams daro ją tinkama sudėtingiems projektams, kuriuose svarbiausia patikimumas ir prižiūrimumas. Kalba taip pat palaiko įvairius projektavimo stilius, leidžiančius inžinieriams apibūdinti aparatinės įrangos elgseną įvairiais būdais, įskaitant struktūrinį, elgsenos ir duomenų srautų modeliavimą. Ji taip pat yra tarptautiniu mastu pripažinta ir naudojama Europoje, JAV ir kitur, todėl jos supratimas yra būtinas norint dirbti tarptautinėse komandose.

Pasirinkimas tarp Verilog ir VHDL labai priklauso nuo projekto reikalavimų, komandos pageidavimų ir turimų išteklių. Pastaraisiais metais tendencija susiliejo su didesniu EDA įrankių pardavėjų kryžminiu palaikymu, todėl skirtumas tapo mažiau akivaizdus. Daugeliu atvejų geriausias pasirinkimas priklauso nuo įmonės ar projekto kultūros.

Pradedant Verilog programavimą

Panagrinėkime Verilog programavimo pagrindus. Mes išnagrinėsime sintaksę ir struktūrą per praktinius pavyzdžius.

Verilog sintaksės pagrindai

Verilog kodas yra suskirstytas į modulius. Modulis yra pagrindinis projekto elementas. Kiekvienas modulis turi pavadinimą, įvesties ir išvesties prievadus ir grandinės funkcionalumo aprašymą. Štai pagrindinis paprasto AND elemento pavyzdys:


module and_gate (
    input a, // Įvesties signalas a
    input b, // Įvesties signalas b
    output y  // Išvesties signalas y
);

    assign y = a & b; // Loginė AND operacija

endmodule

Šiame pavyzdyje:

Duomenų tipai Verilog

Verilog palaiko kelis duomenų tipus, kurie yra esminiai skaitmeniniam projektavimui:

Pavyzdžiui:


wire data_in;
reg [7:0] data_out;
parameter WIDTH = 8;

Čia data_in yra vieno bito laidininkas, data_out yra 8 bitų registras, o WIDTH yra parametras, kurio vertė yra 8. Ši galimybė deklaruoti pločius naudojant parametrus, pvz., duomenų magistralės bitų plotį, skatina įskaitomumą, pakartotinį naudojimą ir kodo prižiūrimumą.

Elgsenos modeliavimas

Elgsenos modeliavimas apibūdina grandinės funkciją nenurodant jos struktūros naudojant struktūrinį projektą. Jame naudojamos loginės operacijos, tokios kaip assign sakiniai ir procedūriniai blokai, tokie kaip always blokai.


module adder (
    input [3:0] a,
    input [3:0] b,
    output [3:0] sum
);

    always @(*) begin
        sum = a + b;
    end

endmodule

Šiame pavyzdyje always @(*) blokas apibūdina sumuotojo elgseną: išvestis `sum` yra įvesčių 'a' ir 'b' suma. `*` reiškia, kad procesas turėtų būti vykdomas, jei pasikeičia kuri nors iš išvardytų reikšmių. Šis modeliavimo tipas yra labai naudingas greitai įgyvendinant grandinę aukštu abstrakcijos lygiu.

Struktūrinis modeliavimas

Struktūrinis modeliavimas apibrėžia grandinę sujungiant iš anksto apibrėžtus komponentus. Jis siūlo aiškų atskirų elementų, apversčių ir kitų pagrindinių blokų sujungimo valdymą.


module full_adder (
    input a, b, cin,
    output sum, cout
);

    wire s1, c1, c2;

    xor u1 (s1, a, b);
    xor u2 (sum, s1, cin);
    and a1 (c1, a, b);
    and a2 (c2, s1, cin);
    or o1 (cout, c1, c2);

endmodule

Šis pavyzdys apibrėžia pilną sumatorių naudojant pagrindinius elementus. Elementai 'xor', 'and' ir 'or' yra sukuriami ir sujungiami, kad sudarytų pilną sumatorių. Šis projektavimo stilius yra labai naudingas norint tiesiogiai valdyti skaitmeninės grandinės architektūrą.

Pradedant VHDL programavimą

Panagrinėkime VHDL programavimo pagrindus, įskaitant jo sintaksę, struktūrą ir praktinius pavyzdžius.

VHDL sintaksės pagrindai

VHDL kodas yra suskirstytas į objektus ir architektūras. Objektas apibrėžia modulio išorinę sąsają (prievadus), o architektūra apibūdina jo vidinį įgyvendinimą.


library ieee;
use ieee.std_logic_1164.all;

entity and_gate is
    port (
        a : in std_logic;
        b : in std_logic;
        y : out std_logic
    );
end and_gate;

architecture behavioral of and_gate is
begin
    y <= a and b;
end behavioral;

Šiame pavyzdyje:

Duomenų tipai VHDL

VHDL siūlo platų duomenų tipų rinkinį, kurie yra būtini skaitmeniniam projektavimui:

Pavyzdžiui:


signal data_in : std_logic;
signal data_out : std_logic_vector(7 downto 0);
constant WIDTH : integer := 8;

Čia data_in yra vieno bito signalas, data_out yra 8 bitų signalas, o WIDTH yra konstanta, kurios vertė yra 8. Šie duomenų tipai padeda dizaineriams kurti sudėtingesnes grandines, patikimai ir aiškiai apibrėžtai atvaizduojant duomenis ir signalus.

Elgsenos modeliavimas

Elgsenos modeliavimas VHDL apibūdina grandinės funkcinę elgseną naudojant procesus ir lygiagrečius sakinius. Procesuose yra nuoseklūs sakiniai, kurie vykdomi, kai pasikeičia tam tikros sąlygos (signalai). Paprastai procesas reaguoja į įvestis ir atitinkamai atnaujina išvestis.


library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity adder is
    port (
        a : in std_logic_vector(3 downto 0);
        b : in std_logic_vector(3 downto 0);
        sum : out std_logic_vector(3 downto 0)
    );
end adder;

architecture behavioral of adder is
begin
    process (a, b)
    begin
        sum <= std_logic_vector(unsigned(a) + unsigned(b));
    end process;
end behavioral;

Šiame pavyzdyje process (a, b) blokas apibūdina sumuotojo elgseną. Funkcija unsigned() iš numeric_std bibliotekos naudojama std_logic_vector tipams konvertuoti į be ženklo duomenų tipą ir taip atlikti aritmetiką.

Struktūrinis modeliavimas

Struktūrinis modeliavimas apibūdina grandinę sukurdamas ir sujungdamas iš anksto apibrėžtus komponentus.


library ieee;
use ieee.std_logic_1164.all;

entity full_adder is
    port (
        a, b, cin : in std_logic;
        sum, cout : out std_logic
    );
end full_adder;

architecture structural of full_adder is
    component xor_gate
        port (i1, i2 : in std_logic; o : out std_logic);
    end component;
    component and_gate
        port (i1, i2 : in std_logic; o : out std_logic);
    end component;
    component or_gate
        port (i1, i2 : in std_logic; o : out std_logic);
    end component;

    signal s1, c1, c2 : std_logic;
begin
    u1: xor_gate port map (a, b, s1);
    u2: xor_gate port map (s1, cin, sum);
    a1: and_gate port map (a, b, c1);
    a2: and_gate port map (s1, cin, c2);
    o1: or_gate port map (c1, c2, cout);
end structural;

Šiame pilno sumuotojo įgyvendinime sukuriami ir sujungiami komponentai 'xor_gate', 'and_gate' ir 'or_gate', suteikiantys aiškų grandinės struktūrinį vaizdą. Kiekvienas sukurtas komponentas turi būti susietas su pagrindiniu projektu (architektūra, kuri įgyvendina tą komponentą), kitaip atsiras klaida.

FPGA projektavimo srautas: nuo koncepcijos iki įgyvendinimo

FPGA projektavimo srautas apima daugybę veiksmų – nuo pradinės projekto specifikacijos iki galutinio įgyvendinimo FPGA įrenginyje. Šis procesas užtikrina efektyvų projektą ir sumažina klaidų tikimybę.

1. Projekto specifikacija

Pirmasis žingsnis yra apibrėžti projekto reikalavimus ir funkcionalumą. Tai apima grandinės įvesčių, išvesčių ir norimos elgsenos nustatymą. Tai apima atsakymą į pagrindinius klausimus: kokią problemą bandote išspręsti? Kokias įvestis turite? Kokių išvesčių jums reikia? Kokie yra laiko reikalavimai? Atsakymai į šiuos klausimus sudaro projekto specifikacijas.

2. RTL kodavimas (Verilog arba VHDL)

Tada projektas aprašomas naudojant HDL (Verilog arba VHDL). Šis žingsnis apima projekto specifikacijų vertimą į kodą, kuris apibūdina grandinės elgseną ir struktūrą. Kalbos pasirinkimas (Verilog arba VHDL) priklauso nuo projekto reikalavimų ir inžinieriaus pageidavimų, kaip minėta anksčiau. Čia įsigalioja mūsų aptarti pavyzdžiai. Čia naudojame tai, ką žinome apie elgsenos ar struktūrinį modeliavimą, ir kitas kalbos sąvokas, kad projektą paverstume HDL kodo eilutėmis.

3. Modeliavimas

Modeliavimas yra labai svarbus žingsnis siekiant patikrinti projekto funkcionalumą. Modeliavimo įrankiai, tokie kaip ModelSim ir Vivado Simulator, naudoja bandymų suolus, kad imituotų projektą ir patikrintų jo veikimą įvairiomis įvesties sąlygomis. Tai padeda nustatyti ir ištaisyti projekto klaidas prieš įgyvendinant aparatinėje įrangoje. Dažnai pastebėsite, kad derinate HDL kodą modeliavime, kad įsitikintumėte, jog jis veikia taip, kaip tikėtasi.

4. Sintezė

Sintezė paverčia HDL kodą pagrindinių loginių elementų ir sujungimų tinklų sąrašu. Sintezės įrankiai, kuriuos teikia FPGA pardavėjai, tokie kaip Xilinx ir Intel, optimizuoja projektą tiksliniam FPGA įrenginiui, atsižvelgdami į tokius apribojimus kaip laikas ir plotas. Šiame etape nustatoma, ką FPGA iš tikrųjų darys, kai bus įgyvendinta.

5. Įgyvendinimas (vieta ir maršrutas)

Įgyvendinimas apima loginių elementų ir sujungimų išdėstymą FPGA fiziniuose ištekliuose ir sujungimų maršrutizavimą. Šis žingsnis yra labai svarbus norint pasiekti norimą našumą ir užtikrinti, kad projektas atitiktų laiko apribojimus. Optimizavimo įrankiai naudojami šiame etape.

6. Bitų srauto generavimas

Po įgyvendinimo sugeneruojamas bitų srauto failas. Šiame faile yra konfigūracijos duomenys, reikalingi FPGA įrenginiui programuoti. Tada jis naudojamas FPGA lustui įkelti su projektu.

7. Aparatinės įrangos testavimas ir derinimas

Paskutinis žingsnis apima įgyvendinto projekto testavimą FPGA aparatinėje įrangoje. Tam reikia prijungti FPGA prie išorinių komponentų ir patikrinti jo funkcionalumą. Derinimo įrankiai ir metodai naudojami bet kokioms su aparatine įranga susijusioms problemoms nustatyti ir išspręsti.

Pažangios FPGA programavimo sąvokos

Kai susipažinsite su Verilog ir VHDL programavimo pagrindais, galite išnagrinėti pažangias sąvokas, kad pagerintumėte savo projektavimo galimybes ir optimizuotumėte našumą.

1. Būsenų mašinos

Būsenų mašinos yra pagrindinės nuosekliosios logikos įgyvendinimui skaitmeniniuose projektuose. Jos naudojamos grandinės veikimui valdyti laikui bėgant. Būsenų mašinų ir jų projektavimo naudojant HDL supratimas yra esminis įgūdis daugeliui FPGA programų.

2. Laikrodžio domeno kirtimas (CDC)

Kai skirtingos projekto dalys veikia skirtingais laikrodžio dažniais, labai svarbu tinkamai tvarkyti laikrodžio domeno kirtimą (CDC), kad būtų išvengta metastabilumo ir duomenų sugadinimo. Tam reikia įgyvendinti sinchronizavimo metodus, pvz., naudojant sinchronizatorius ir FIFO.

3. Baigtinio impulsinio atsako (FIR) filtrai

FIR filtrai plačiai naudojami signalų apdorojimo programose. HDL pagrįstas FIR filtrų projektavimas apima konkrečių algoritmų įgyvendinimą aparatinėje įrangoje, siekiant filtruoti triukšmą arba sutelkti dėmesį į dominančius signalus.

4. Atminties sąsajos

Sąsaja su išoriniais atminties įrenginiais, tokiais kaip SRAM arba DDR SDRAM, yra įprastas reikalavimas FPGA projektuose. Tai apima atminties valdiklių projektavimą, kurie gali efektyviai skaityti ir rašyti duomenis į atmintį.

5. IP branduoliai

IP (intelektinės nuosavybės) branduoliai yra iš anksto suprojektuoti ir iš anksto patikrinti skaitmeninės logikos blokai, kuriuos galima integruoti į FPGA projektą. IP branduolių naudojimas pagreitina kūrimą ir sumažina projektavimo pastangas. Įprasti pavyzdžiai yra Ethernet valdikliai, USB sąsajos ir DSP blokai.

Geriausia FPGA programavimo praktika

Laikydamiesi geriausios praktikos galite pagerinti FPGA projektų kokybę, našumą ir prižiūrimumą.

FPGA programavimo įrankiai ir kūrimo aplinkos

Yra įvairių įrankių ir kūrimo aplinkų, skirtų palaikyti FPGA projektavimo srautą. Kai kurie iš populiariausių yra:

Ištekliai, skirti mokytis FPGA programavimo

Yra daug išteklių, padedančių išmokti ir tobulinti savo FPGA programavimo įgūdžius:

Išvada

FPGA programavimas naudojant Verilog ir VHDL yra sudėtinga, bet naudinga sritis. FPGA siūlo lankstumą ir našumą, todėl jie tinka įvairioms programoms. Šiame vadove pateikiama pagrindinių sąvokų, įrankių ir metodikų, susijusių su FPGA projektavimu, apžvalga. Nesvarbu, ar esate studentas, inžinierius ar mokslininkas, FPGA programavimo supratimas yra labai svarbus kuriant pažangiausias skaitmenines sistemas.

Technologijoms toliau tobulėjant, FPGA ir toliau vaidins svarbų vaidmenį įvairiose pramonės šakose visame pasaulyje. Įvaldę HDL, tokius kaip Verilog ir VHDL, įgysite įgūdžių, reikalingų novatoriškiems ateities sprendimams projektuoti ir įgyvendinti. Laikydamiesi geriausios praktikos, naudodamiesi turimais ištekliais ir nuolat plėsdami savo žinias, galite tapti profesionalu dinamiškame FPGA programavimo pasaulyje.